Imec entwickelt Referenzprozess für Silizium-Interposer in Europas NanoIC-Pilotlinie
Das belgische Halbleiterforschungszentrum imec hat die grundlegenden Abläufe für die Herstellung von Silizium-Interposern in der europäischen NanoIC-Pilotlinie ausgearbeitet. Das teilte imec am 10. November mit. Die Interposer ermöglichen hochdichte elektrische Verbindungen zwischen Chiplets und Speicherbausteinen. Darauf aufbauend will imec nun ein Prozessdesign-Kit entwickeln, mit dem Halbleiterentwickler eigene Chiplet-Architekturen virtuell erproben können.
Silizium-Interposer für dichte Chiplet-Verbindungen
Mit den neuen Fertigungsabläufen hat imec die technischen Anforderungen für seine Silizium-Interposer konkretisiert. Die technische Referenzplattform beschreibt unter anderem Durchkontaktierungen durch das Silizium sowie mehrere metallische Verdrahtungsebenen. Microbump-Rasterabstände bis hinunter zu 20 Mikrometern ermöglichen eine hohe Verbindungsdichte zwischen Rechenchiplets und Speicherbausteinen. Solche Strukturen kommen bei der Integration mehrerer Chips in einem 2,5D-Package zum Einsatz.
Die Silizium-Interposer bilden der Mitteilung zufolge eine von drei Verbindungstechnologien der europäischen NanoIC-Pilotlinie. Für fein strukturierte RDL-Interposer und hybrides Die-to-Wafer-Bonding stehen bereits Prozessdesign-Kits zur Verfügung. Anfang 2027 will imec auch ein PDK für die Silizium-Interposer veröffentlichen, das mit den Entwicklungsumgebungen von Cadence und Synopsys kompatibel sein soll.
Chiplet-Entwicklung ohne eigene Fertigung
Mit dem geplanten Prozessdesign-Kit will imec die Silizium-Interposer-Technologie für Universitäten, Start-ups und Halbleiterunternehmen ohne eigene Fertigung zugänglich machen. Entwickler sollen damit verschiedene Chiplet-Architekturen virtuell untersuchen und deren Eignung für künftige Anwendungen bewerten können. So können sie Erfahrungen mit der Technologie sammeln, ehe diese in die Fertigung gelangt. Langfristig will NanoIC über die virtuelle Entwicklung hinaus auch die Herstellung physischer Silizium-Demonstratoren auf der Pilotlinie ermöglichen. Das Forschungsprojekt soll Europa damit auf künftige Anwendungen im Bereich Physical AI, in der Automobiltechnik und bei leistungsfähigen Computersystemen vorbereiten.
Marie Garcia Bardon, Abteilungsleiterin bei imec und Teilprojektleiterin von NanoIC, erklärte: „Gemeinsam decken diese Technologien unterschiedliche Bereiche der fortschrittlichen Chiplet-Integration ab. Silizium-Interposer ermöglichen die dichte Verdrahtung für anspruchsvolle Rechenanwendungen, fein strukturierte RDL-Interposer sind eine kostengünstige Alternative für die Integration von Chiplets mit hoher Verbindungsdichte, und hybrides Die-to-Wafer-Bonding ermöglicht extrem dichte Chip-zu-Chip-Verbindungen. Durch eigene PDKs für alle drei Technologien stellt NanoIC Entwicklern ein einzigartiges Werkzeugset zur Verfügung, um ihre Systemarchitekturen zu untersuchen und zu bewerten.“
Die NanoIC-Pilotlinie erhält finanzielle Mittel aus den EU-Programmen Digital Europe und Horizon Europe, die über das Chips Joint Undertaking fließen. An der Finanzierung beteiligen sich außerdem Belgien (Flandern), Frankreich, Deutschland, Finnland, Irland und Rumänien.
