Fraunhofer stellt RISC-V-Sicherheits-IP für eigene Chipdesigns bereit
Die deutschen Fraunhofer-Institute AISEC, EMFT und IIS stellen ihr RISC-V Secure Element nach erfolgreicher Prüfung des Silizium-Prototyps als lizenzierbare IP für kundenspezifische Chips bereit. Das geht aus einer Pressemitteilung des Fraunhofer AISEC vom 28. September hervor. Unternehmen können die Sicherheitsplattform in eigene SoCs, ASICs und Chiplets integrieren. So sollen Sicherheitsfunktionen bereits auf Halbleiterebene in das Design einfließen und technische Risiken bei der Chipentwicklung sinken.
Lizenzierbare IP für SoCs, ASICs und Chiplets
Chipentwickler können die bereitgestellte Sicherheits-IP je nach Bedarf vollständig oder in einzelnen Bausteinen in eigene Designs übernehmen. Fraunhofer hat die auf OpenTitan und einer RISC-V-Architektur basierende Plattform dafür als Silizium-Prototyp umgesetzt und nach eigenen Angaben erfolgreich funktional geprüft. Die IP lässt sich in SoCs, ASICs und Chiplets integrieren. Bei der Umsetzung unterstützt Fraunhofer Unternehmen nach eigenen Angaben bei der Integration und bietet gemeinsame Entwicklungsprojekte an.
Auf Halbleiterebene stellt die Plattform verschiedene Sicherheitsfunktionen bereit. Dazu gehören Hardware Root of Trust, Secure Boot, sichere Schlüsselspeicherung, Geräteidentitäten, Authentifizierung und geschützte Firmware-Updates. Laut Mitteilung unterstützt die Lösung klassische Verschlüsselung und Post-Quantum-Kryptografie. Künftig wollen die Institute die Plattform um weitere Sensorfunktionen ergänzen.
Weniger Entwicklungsaufwand für sichere Chipdesigns
Die bereits verifizierte Hardwarearchitektur soll Entwicklungszeiten und technische Risiken bei kundenspezifischen Halbleiterdesigns reduzieren. Nach Angaben von Fraunhofer soll die Lösung Unternehmen auch dabei unterstützen, regulatorische Anforderungen wie die des Cyber Resilience Act frühzeitig in der Hardwarearchitektur zu berücksichtigen.
Durch die direkte Integration in SoCs, ASICs und Chiplets lassen sich laut Fraunhofer externe Angriffsflächen sowie Leiterplattenfläche und Bauteilzahl verringern. Sicherheitsfunktionen können zudem hinsichtlich Leistung, Fläche und Energieverbrauch an die jeweilige Anwendung angepasst werden. Einsatzmöglichkeiten sieht Fraunhofer insbesondere bei sicherheitskritischen Anwendungen in der Industrieautomation, Medizintechnik, Kommunikation, Energieversorgung sowie im IoT und Edge Computing.
Den Silizium-Prototyp fertigte GlobalFoundries in 22-nm-FD-SOI-Technologie in Dresden. Die Plattform entstand im Trusted Electronic Bayern Center durch die Zusammenarbeit von Fraunhofer AISEC, EMFT und IIS. Das Bayerische Staatsministerium für Wirtschaft, Landesentwicklung und Energie sowie die Europäische Union förderten das Zentrum aus Mitteln des Europäischen Fonds für regionale Entwicklung (EFRE).
