Sony und imec entwickeln Modul für Sub-100-nm-Rückseitenverbindungen in 3D-Chips
Der Bildsensor- und Halbleiterspezialist Sony Semiconductor Solutions und das belgische Forschungszentrum imec haben ein Integrationsmodul für hochdichte Rückseitenverbindungen in 3D-Chips vorgestellt. Das geht aus einer Mitteilung von imec vom 16. Juni hervor. Das Modul nutzt selbstausgerichtete Sub-100-nm-Through-Si-Vias und soll elektrische Verbindungen von der aktiven Vorderseite zur Rückseite eines Wafers mit geringem Widerstand herstellen. Der Ansatz soll neue 3D-Integrationskonzepte für künftige Logik- und Speicherbausteine ermöglichen.
Local-BDI-Modul soll Rückseitenkontakte verbessern
Das Local-BDI-Modul setzt an der Verbindung zwischen aktiver Wafer-Vorderseite und Rückseite an. Dafür entsteht auf der Rückseite lokal eine dielektrische Isolation an den Stellen, an denen die Through-Si-Vias auf Strukturen der Vorderseite treffen. Sony und imec wollen so Front-to-Back-TSVs mit geringerem Widerstand, geringeren Leckströmen und größerer Toleranz bei der Ausrichtung herstellen.
Zsolt Tokei, imec-Fellow und Programmdirektor für 3D-Systemintegration, erklärte: „Ausgehend von den bereits auf der Vorderseite des Wafers vorhandenen, hochdichten und schmalen Durchkontaktierungen (d. h. den Middle-of-Line-Durchkontaktierungen (MOL)) ermöglicht unser Modul erstmals den Übergang zu wesentlich breiteren TSV-Verbindungen zwischen der aktiven Vorderseite und der Rückseite des Wafers. Im Vergleich zu einem Via-Middle-TSV-Ansatz weisen die lokalen BDI-TSVs eine um 50 % größere kritische Abmessung (CD) an der Unter- und Oberseite auf, was den TSV-Metallisierungsprozess vereinfacht und dessen Widerstandsfähigkeit um das Dreifache verbessert. Der Prozess vergrößert zudem die Toleranz für Fehlausrichtungen zwischen den TSVs und den schmalen MOL-Vias auf bis zu 30 nm – demonstriert für eine Standardzellenkonfiguration mit einer Zellenhöhe von 115 nm. Darüber hinaus bieten die selbstausgerichteten Strukturen innerhalb dieses verbesserten Überlagerungsfensters eine sehr gute Isolation gegenüber dem umgebenden Si-Substrat, wie aus Leckstrommessungen hervorgeht.“
Rückseitenverbindungen für dichteres Chip-Stacking
Für künftige Logik- und Speicherchips braucht es dichte elektrische Verbindungen zwischen der aktiven Wafer-Vorderseite und der Rückseite. Die aktive Vorderseite ist deutlich feiner strukturiert als die Rückseite. Via-Middle-TSVs ermöglichen solche Verbindungen über sehr schmale Durchgänge durch das Silizium. Laut imec erschwert das die Metallisierung und kann elektrische Kennwerte beeinträchtigen.
Local BDI soll Rückseitenkontakte auch durch bis zu 500 nm Bulk-Silizium ermöglichen. Das ist laut imec etwa für DRAM-Speicher interessant, weil dort auf der Waferrückseite eine Restschicht erhalten bleibt. Der Ansatz schafft damit einen Weg zu Rückseitenverbindungen für Speicherbausteine, ohne das verbleibende Bulk-Silizium entfernen zu müssen.
Takushi Shigetoshi, Senior Manager bei Sony und Hauptautor der Arbeit, sagte: „Die 3D-Integration gewinnt in einer Vielzahl von Halbleiteranwendungen zunehmend an Bedeutung, und es ist von großer Bedeutung, verschiedene Konzepte für die rückseitige Anbindung zu entwickeln, die je nach Zielanwendung ausgewählt werden können.“
Die Ergebnisse der gemeinsamen Forschungsarbeit stellen die Partner in einem Beitrag auf dem IEEE/JSAP-Symposium 2026 für VLSI-Technologie und Schaltungen vor.