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© photodynamx dreamstime.com Komponenten | 19 Oktober 2012

Ein 28nm FD-SOI CMOS-Prozess über CMP verfügbar

Der auf 28-nm-Geometrie basierende ,Fully Depleted Silicon-On-Insulator' (FD-SOI) CMOS-Prozess von STMicroelectronics, der mit innovativen Siliziumsubstraten von Soitec implementiert wird, ist über die Silicon Brokerage Services von CMP (Circuits Multi Projets) ab sofort für das Prototyping durch Universitäten, Forschungslaboratorien und Designunternehmen verfügbar ist.

Die Aufnahme des 28 nm FD-SOI CMOS-Prozesses in den CMP-Katalog baut auf der erfolgreichen Zusammenarbeit auf, die Universitäten und Designunternehmen bereits den Zugang zu früheren CMOS-Generationen ermöglicht hat. Dazu gehören die 2008 vorgestellte 45 nm Generation sowie der 65 nm Prozess aus dem Jahr 2006, der 90 nm Prozess (2004) und der 130 nm Prozess (2003). Die Klienten von CMP haben außerdem Zugang zu den 65 nm und 130 nm SOI-Prozessen (Silicon-On-Insulator) sowie dem 130 nm SiGe-Prozess von STMicroelectronics. Im Falle des 90 nm CMOS-Prozesses von ST haben beispielsweise 170 Universitäten und andere Unternehmen die Entwurfsregeln und Design-Kits bezogen, während die Entwurfsregeln und Design-Kits für die 65 nm Bulk- und SOI-CMOS-Prozesse von ST an mehr als 200 Universitäten und Firmen übergeben wurden. Seit CMP im Jahr 2011 die 28 nm Bulk-CMOS-Technologie von ST in sein Programm aufgenommen hat, haben etwa 60 Universitäten und Mikroelektronik-Unternehmen die Entwurfsregeln und Design-Kits zu diesem Prozess bezogen, und es wurden bereits 16 integrierte Schaltungen (ICs) hergestellt. "Wir verzeichneten ein großes Interesse am Design von ICs mit diesen Prozessen. Während mit dem 2009 aus dem Programm genommenen 90 nm Prozess etwa 300 Projekte abgewickelt wurden, beläuft sich die Zahl der Projekte mit dem 65 nm Bulk-CMOS-Prozess schon jetzt auf über 300", sagt CMP-Direktor Bernard Courtois. "Hinzu kommen über 60 Projekte, die bereits mit dem 65 nm SOI-Prozess entworfen wurden. Viele führende Universitäten aus Europa, USA, Kanada und Asien haben bereits von der Zusammenarbeit zwischen CMP und ST profitiert." Der Multi-Project Wafer Service von CMP gibt Organisationen die Möglichkeit, fortschrittliche ICs in kleinen Stückzahlen zu beziehen. Die Spanne reicht hier von einigen Dutzend bis zu einigen Tausend ICs. Der Preis für den 28 nm FD-SOI CMOS-Prozess wurde auf 18.000 EUR/mm² bei einem Minimum von 1 mm² festgesetzt. "Nachdem sich die ersten Designs auf Basis der FD-SOI-Technologie bereits in der Pipeline befinden, ist nunmehr der richtige Zeitpunkt gekommen, um diese Technologie der Forschung zur Verfügung zu stellen. Mit unserem FD-SOI-Fertigungsprozess lassen sich bestehende Designs rasch und unkompliziert auf den FD-SOI-Prozess portieren, was gravierende Vorteile in Sachen Performance und Leistungsaufnahme mit sich bringt", sagt Philippe Magarshack, Executive Vice President, Design Enablement and Services bei STMicroelectronics. "Indem wir sicherstellen, dass Universitäten Zugang zu unseren Spitzentechnologien erhalten, können wir außerdem dazu beitragen, die besten jungen Ingenieure für uns zu rekrutieren. Dies ist Bestandteil unserer Bestrebungen, uns langfristig als Technologieführer zu etablieren."
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2019.06.25 20:13 V13.3.22-1